第 1 页:前言:新制造技术为我们带来什么?
第 2 页:并不完美的90nm生产技术(一)
第 3 页:并不完美的90nm生产技术(二)
第 4 页:充满魅力的65nm制造工艺(一)
第 5 页:充满魅力的65nm制造工艺(二)
第 6 页:英物尔的65nm处理器回顾
第 7 页:显山露水的45nm制程
2、八层铜互联技术 英特尔在65纳米工艺中成功开发出八个铜互联层结构,达到了相当高的工艺水平。在90纳米工艺中,英特尔只能实现7层铜互联结构,而IBM大约在2000年时就成功研发出8层铜互联技术。进入到65纳米工艺之后,英特尔终于实现了8层铜互联结构,每一个芯片可以容纳8个不同的逻辑电路层。层数越多,芯片占据的面积就越小,成本越低,但同时也要面对更多的技术问题。
例如,不同的电路层需要用导线连接起来,为了降低导线的电阻(R值),各半导体厂商都采用金属铜来代替以往的金属铝(这也是“铜互联”的得名由来)。其次,两个电路层之间会产生一定的电容效应(C值),由导线电阻R和层间寄生电容C共同产生的RC延迟决定着芯片的高速性能。 电路层越多,RC延迟就越高,芯片不仅难以实现高速度而且会增加能耗。使用电阻率更低的铜代替铝作为导线,可以一定程度降低RC延迟。但在此之后,电路层之间的寄生电容C对RC延迟就起到主要的影响了。解决这个问题并不难。由于寄生电容C正比于电路层隔绝介质的介电常数K,若使用低K值材料(K<3)作为不同电路层的隔绝介质,问题便迎刃而解了。 英特尔为65纳米工艺准备了一种K值很低的含碳氧化物(Carbon Doped Oxide,CDO)。英特尔在晶体管内部使用这种低K值(低介电常数)的新材料主要来提高芯片中的信号速度,而在晶体管之间栅极则使用厚度为1.2纳米的氧化物材料,有利于降低栅极电容,缓解电流泄漏的问题,最终有效降低芯片的功耗。3、高K值材料 与应变硅加速晶体管内电流速度相反,在不同晶体管之间需要更好的绝缘,以避免电流泄漏的问题。在90纳米工艺之前,这个问题并不严重,因为晶体管之间有较长的距离。但转换到90纳米工艺之后,不同晶体管的间距变得非常之短,电流泄漏现象变得异常严重。而为了抵消泄漏的电流,芯片不得不要求更大的供电量,造成的直接后果就是芯片功耗增加。我们可以看到,无论英特尔还是AMD,90纳米工艺制造的产品都没有在功耗方面表现出应有的优势,而按照惯例,每次新工艺都会让同型芯片的功耗降低30%左右。 对于65纳米工艺来说,这个问题到了非解决不可的地步。IBM和AMD都采用SOI(绝缘层上覆硅,Silicon On Insulator)技术。不过,英特尔认为SOI技术难度太大,所以没在此花费功夫。当然,他们也认为无法继续用二氧化硅做为晶体管的门-通道之间的绝缘层。为此,英特尔决定采用高K值的氧化物材料来制造晶体管的栅极,英特尔称之为“高K门电介质”(High K gate Dielectric)。 高K材料作为栅极电介质,能够在保持或增大栅极电容(即保持或缩小等效栅极氧化物厚度)的同时,还有足够的物理厚度来限制隧穿效应的影响,以降低栅漏电流。这种材料对电子泄漏的阻隔效果可以达到二氧化硅的10000倍,电子泄漏基本被阻断,这样就可以在绝缘层厚度降低到0.1纳米时还拥有良好的电子隔绝效果。 不过,使用高K电介质材料来替代二氧化硅要面对许多技术问题,例如高K介质器件的门限电压可能迅速窜升到500毫伏甚至更高,芯片在运行过程中受热升温后,晶体管的门限电压也将以不可预测的幅度来回摆动,这些问题很可能影响芯片的稳定性。为此,找到具有高稳定性的高K值材料至关重要。 对于65nm 制造工艺,目前作为栅介质层的高k电介质是含Hf的材料,例如HfSiON。正是由于高K材料得到成功应用,英特尔目前已经在65纳米工艺上遥遥领先对手,该工艺生产的CPU芯片将会具有相当出色的功耗表现,目前Prescott高功耗的麻烦将一去不复返。上一页 [1] [2] [3] [4] [5] [6] [7] 下一页